SK하이닉스 차선용 미래기술연구원장이 IEEE VLSI 2025에서 기조연설을 진행한다. 사진 SK하이닉스

SK하이닉스가 차세대 D램 기술 로드맵을 일본 교토에서 공개한다.

10일 SK하이닉스에 따르면 차선용 SK하이닉스 미래기술연구원장(CTO)은 ‘전기전자공학자협회 집적회로(IEEE VLSI) 심포지엄 2025’ 기조연설에서 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도’를 주제로 발표한다. IEEE VLSI 심포지엄은 세계 최고 권위의 학술대회로, 차세대 반도체와 AI 칩·메모리·패키징 등 최첨단 연구 성과가 공개된다. 매년 미국과 일본에서 번갈아 열리며 올해는 오는 12일까지 일본 교토에서 열린다.

SK하이닉스는 이곳에서 ‘4F²(4F Square) VG(Vertical Gate) 플랫폼’과 3D D램 기술을 발표했다. 차 CTO는 “현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”며 “이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F²VG 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다”고 밝혔다.

D램은 셀 단위로 데이터를 저장하는데, 이 셀 하나가 차지하는 면적을 F²(F는 반도체의 최소 선폭)라고 표현한다. 4F²는 한 개의 셀이 2Fx2F 면적을 차지한다는 의미다. 현재는 6F²셀이 일반적이지만 SK하이닉스는 면적을 4F²로 줄여 칩 하나에 더 많은 셀을 넣는 플랫폼 기술을 준비하겠다는 것이다. VG는 D램에서 트랜지스터의 스위치 역할을 하는 게이트를 수직으로 세우고 그 주위를 채널이 감싸는 구조다. 4F²VG 플랫폼은 D램의 셀 면적을 최소화하고 게이트를 수직으로 세워 고집적·고속·저전력 D램을 구현하는 차세대 메모리 기술이라고 SK하이닉스는 설명한다.

SK하이닉스 차선용 미래기술연구원장이 IEEE VLSI 2025에서 기조연설을 진행한다. 사진 SK하이닉스

차 CTO는 이와 함께 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 업계에서는 3D D램 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 관측이 있지만, SK하이닉스는 기술 혁신을 통해 이를 극복하겠다는 방침이다. 핵심 소재와 D램 구성 요소 전반에 대한 기술 고도화를 추진해 새로운 성장 동력을 확보하고, 향후 30년간 D램 기술 진화의 기반을 구축하겠다는 계획도 전했다.

차 CTO는 “2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다”며 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다”고 밝혔다.

행사 마지막 날인 12일에는 차세대 D램 태스크포스(TF) 담당인 박주동 SK하이닉스 부사장이 발표자로 나선다. 이 자리에서는 VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 최신 연구 결과도 공개할 예정이다.